Seminar on Topics in Integrated Systems
Vortragende/r (Mitwirkende/r) | |
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Art | Seminar |
Umfang | 3 SWS |
Semester | Wintersemester 2024/25 |
Unterrichtssprache | Englisch |
Termine
- 25.10.2024 14:00-15:30 N2128, Seminarraum
- 04.11.2024 15:00-16:30 2999, Seminarraum , Joint workshop for STISD and STEDA
- 18.11.2024 15:00-16:30 2999, Seminarraum , Joint workshop for STISD and STEDA
Teilnahmekriterien
Anmerkung: Begrenzte Teilnehmerzahl! Anmeldung in TUMonline vom 23.09.2024 - 20.10.2024 Jeder Student muss ein Seminarthema vor der Einführungsveranstaltung wählen. Dazu muss er Kontakt mit dem entsprechenden Themenbetreuer aufnehmen. Die Themen werden in der Reihenfolge der Anfragen vergeben. Die einzelnen Themen werden unter <a href="https://www.ei.tum.de/lis/lehre/seminare/seminar-on-topics-in-integrated-system-design/"> https://www.ei.tum.de/lis/lehre/seminare/seminar-on-topics-in-integrated-system-design/</a> ab 07.10.2024 bekannt gegeben.
Lernziele
Dabei werden die folgenden Fähigkeiten erworben:
* Der Teilnehmer kann selbständig aktuelle Konzepte im Bereich integrierter Systeme analysieren.
* Der Teilnehmer ist fähig, ein Thema strukturiert nach Problemstellung, Stand der Technik, Ziele, Methoden, und Ergebnissen darzustellen.
* Der Teilnehmer ist in der Lage, ein Thema in der genannten Strukturierung mündlich zu präsentieren, in einem Foliensatz zu visualisieren, und in einem wissenschaftlichen Bericht schriftlich darzustellen.
Beschreibung
Inhaltliche Voraussetzungen
Lehr- und Lernmethoden
Die Studierenden arbeiten eigenständig und unter Beratung durch einen wissenschaftlichen Assistenten ein wissenschaftliches Thema aus.
Lehrmethode.
Durch den Kurskoordinator werden einführende Lektionen gegeben, weitere Details werden zwischen Teilnehmer und wissenschaftlichen Assistenten auf individueller Basis diskutiert.
Präsentationstechniken werden durch einen professionellen Trainer gelehrt.
Studien-, Prüfungsleistung
- 4 Seiten Ausarbeitung im IEEE-Format
- Präsentation von 20 Minuten mit anschließend Fragen
Empfohlene Literatur
Links
Angebotene Themen
Vergebene Themen
Seminare
Cache Coherence Protocols for Multiprocessors
Beschreibung
Manycore architectures enhances parallel programming to achieve better performance and efficiency, thereby improving the parallel execution of applications. The shared-memory programming model, which is the predominant paradigm for parallel programming, interprets the distributed memory within many-core systems as a Distributed Shared Memory (DSM) architecture. This model necessitates a coherent memory data view across the memory components, including local caches, within a shared memory region, so that various processors can inherently communicate via loads/stores.
To ensure cache coherence, hardware-based protocols are employed, coordinating cache operations to maintain consistent data access across the system. More scalable and high-performance cache coherence protocols are essential to address the growing demands of high-performance many-core architectures.
For this topic, the student will first quickly gain an understanding of classic directory-based and snoopy cache coherence protocols. More importantly, they will then explore state-of-the-art cache coherence protocols and examine how these are evaluated. A starting point of literature will be provided.
Voraussetzungen
Have a fundamental understanding of memory hierarchies
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Betreuer:
Asynchronous Design Using Standard EDA Tools
Beschreibung
Asynchronous logic have several advantages over conventional, clocked circuits which makes it of interest for certain areas of applications, such as network-on-chips, mixed-mode electronics, and arithmetic processors. Furthermore, a properly designed asynchronous circuit may offer both better performance and significantly lower power consumption than a synchronous equivalent.
Modern EDA tools, however, are not optimised for asynchronous design. This unfortunately complicates everything from architectural descriptions to synthesis and implementation, to verification and testing. A major concern lies in the fact that most tools are reliant upon global clocks for optimisation, as well as timing checks. For asynchronous circuits, where all functional blocks are self timed, this means that EDA tools will not be able to properly use clock constraints to optimise the critical path, thereby nullifying any speed advantages. And critically, EDA tools are not even guaranteed to produce functioning netlists. As such, in order to produce and test asynchronous circuits that are of non-trivial complexity, the standard design flow must be modified to take the characteristics of asynchronous logic into account.
For this seminar, the student should research the state-of-the-art for asynchronous logic design and testing with current industry standard EDA tools and what design flow modifications are required for producing robust and efficient asynchronous circuits.