Siehe TUMonline
Anmerkung: Die Teilnehmeranzahl ist nicht begrenzt. Die Anmeldung über TUM Online ist dennoch erforderlich. Die Praktikumsversuche werden auf den Rechnern des LIS durchgeführt. Diese sind im Praktikumsraum (N2135) vorzufinden und können zusätzlich remote erreicht werden.

Nach der Teilnahme an der Veranstaltung kennt der Studierende die Grundkonzepte der Hardware-Modellierung mit Hilfe einer Hardware-Beschreibungssprache (hier VHDL) und ist in der Lage, entsprechende Modelle zu erstellen, zu simulieren und in eine Gatternetzliste zu synthetisieren sowie für diese auch die statische Timing Analyse durchzuführen. Insgesamt haben damit Teilnehmer die Grundfertigkeiten zur Erstellung synthetisierbarer HW Modelle erworben.

Gegenstand dieses Praktikums ist der Entwurf von digitalen integrierten Schaltungen mit der Hardware-Beschreibungssprache VHDL. Das Praktikum beinhaltet sowohl die Modellierung und die Simulation von digitalen Schaltungen als auch deren Synthese in Gatter-Netzlisten. Folgende Hauptaspekte sollen vermittelt werden: - Aufbau von VHDL Modellen (Entity, Architecture, Package); - Nebenläufigkeit von Hardware und deren Erfassung in VHDL; - Strukturale und Verhaltensmodellierung; - Prozesse als Schnittstelle zwischen nebenläufiger und sequentieller Modellierung; - Modellierung des Zeitverhaltens in VHDL (Event Queue, Delta-Zyklen); - Synchrones Design; - Synthetisierbarkeit von Modellen

Boolesche Logik, Grundlagen der Schaltungstechnik Folgende Module sollten vor der Teilnahme bereits erfolgreich absolviert sein: - Algorithmen und Datenstrukturen - Schaltungstechnik 1

Als Lehrmethode werden zu Beginn der Veranstaltung die theoretischen Grundlagen in Einführungsvorlesungen dargestellt. Die Praktikumsaufgaben werden von den einzelnen Teilnehmern selbständig bei freier Zeiteinteilung anhand der Aufgabenbeschreibung gelöst. Begleitend hierzu werden Tutorstunden angeboten, in denen den Teilnehmern Hilfestellung von einem erfahrenen Tutor angeboten wird.

Im Rahmen einer 60 minütigen schriftlichen Klausur weisen die Studierenden anhand von Fragen zu VHDL Modellierungskonzepten und Sprachkonstrukten sowie einer konkreten Modellierungsaufgabe nach, dass sie in der Lage sind, synthetisierbare HW Modelle in VHDL zu entwerfen. Die Fähigkeit zur Anwendung der vermittelten Kenntnisse zur individuellen Problemlösung wird anhand von Deliverables aus den Praktikumsversuchen geprüft. Die Endnote setzt sich aus folgenden Prüfungselementen zusammen: - 60 % Note der Abschlussklausur - 40 % Note auf Deliverables

- Z. Navabi, "VHDL - Analysis and Modeling of Digital Systems", McGraw-Hill - P. Ashenden, "The designer´s Guide to VHDL", Morgan Kaufmann - J. Reichardt, B. Schwarz, "VHDL-Synthese", Oldenbourg