Praktikum VHDL
| Vortragende/r (Mitwirkende/r) | |
|---|---|
| Art | Praktikum |
| Umfang | 4 SWS |
| Semester | Sommersemester 2025 |
| Unterrichtssprache | Deutsch |
Termine
- 29.04.2025 16:45-18:15 N2408, Seminarraum
- 06.05.2025 16:45-18:15 N2408, Seminarraum
- 13.05.2025 16:45-18:15 N2408, Seminarraum
- 20.05.2025 16:45-18:15 N2408, Seminarraum
Teilnahmekriterien
Siehe TUMonline
Anmerkung: Die Teilnehmeranzahl ist nicht begrenzt. Die Praktikumsversuche werden auf den Rechnern des LIS Praktikumsraums (N2135) durchgeführt. Die Anmeldung über TUM Online ist dennoch erforderlich. Anmeldezeitraum: Von 24.03.2025 - 05.05.2025
Anmerkung: Die Teilnehmeranzahl ist nicht begrenzt. Die Praktikumsversuche werden auf den Rechnern des LIS Praktikumsraums (N2135) durchgeführt. Die Anmeldung über TUM Online ist dennoch erforderlich. Anmeldezeitraum: Von 24.03.2025 - 05.05.2025
Lernziele
Grundkonzepte der Hardware-Modellierung
Simulation und Synthese von VHDL-Modellen
Grundfertigkeit zur Erstellung eigener synthetisierbarer HW Modelle
Simulation und Synthese von VHDL-Modellen
Grundfertigkeit zur Erstellung eigener synthetisierbarer HW Modelle
Beschreibung
Gegenstand dieses Praktikums ist der Entwurf von digitalen integrierten Schaltungen mit der Hardware-Beschreibungssprache VHDL. Das Praktikum beinhaltet sowohl die Modellierung und die Simulation von digitalen Schaltungen als auch deren Synthese in Gatter-Netzlisten.
Folgende Hauptaspekte sollen vermittelt werden:
- Aufbau von VHDL Modellen (Entity, Architecture, Package)
- Nebenläufigkeit von Hardware und deren Erfassung in VHDL
- Strukturale und Verhaltensmodellierung
- Prozesse als Schnittstelle zwischen nebenläufiger und sequentieller Modellierung
- Modellierung des Zeitverhaltens in VHDL (Event Queue, Delta-Zyklen)
- Synchrones Design
- Synthetisierbarkeit von Modellen
Die von den Teilnehmern anzufertigenden Übungen stammen aus einer Applikation aus dem Bereich der Datenkommunikation. Im Praktikum kommen aktuelle kommerzielle Tools zum Einsatz.
Folgende Hauptaspekte sollen vermittelt werden:
- Aufbau von VHDL Modellen (Entity, Architecture, Package)
- Nebenläufigkeit von Hardware und deren Erfassung in VHDL
- Strukturale und Verhaltensmodellierung
- Prozesse als Schnittstelle zwischen nebenläufiger und sequentieller Modellierung
- Modellierung des Zeitverhaltens in VHDL (Event Queue, Delta-Zyklen)
- Synchrones Design
- Synthetisierbarkeit von Modellen
Die von den Teilnehmern anzufertigenden Übungen stammen aus einer Applikation aus dem Bereich der Datenkommunikation. Im Praktikum kommen aktuelle kommerzielle Tools zum Einsatz.
Inhaltliche Voraussetzungen
Boolesche Logik, Grundlagen der Schaltungstechnik
Lehr- und Lernmethoden
Als Lehrmethode werden zu Beginn der Veranstaltung die theoretischen Grundlagen in mehreren doppelstündigen Einführungsvorlesungen dargestellt. Die Praktikumsaufgaben werden von den einzelnen Teilnehmern selbständig bei freier Zeiteinteilung anhand der Aufgabenbeschreibung gelöst. Begleitend hierzu werden Tutorstunden angeboten, in denen den Teilnehmern Hilfestellung von einem erfahrenen Tutor angeboten wird.
Studien-, Prüfungsleistung
Im Rahmen einer 60 minütigen schriftlichen Klausur weisen die Studierenden anhand von Fragen zu VHDL Modellierungskonzepten und Sprachkonstrukten sowie einer konkreten Modellierungsaufgabe nach, dass sie in der Lage sind, synthetisierbare HW Modelle in VHDL zu entwerfen.
Die Fähigkeit zur Anwendung der vermittelten Kenntnisse zur individuellen Problemlösung wird anhand von Deliverables aus den Praktikumsversuchen geprüft.
Die Endnote setzt sich aus folgenden Prüfungselementen zusammen:
- 60 % Note der Abschlussklausur
- 40 % Note auf Deliverables
Die Fähigkeit zur Anwendung der vermittelten Kenntnisse zur individuellen Problemlösung wird anhand von Deliverables aus den Praktikumsversuchen geprüft.
Die Endnote setzt sich aus folgenden Prüfungselementen zusammen:
- 60 % Note der Abschlussklausur
- 40 % Note auf Deliverables
Empfohlene Literatur
Z. Navabi; "VHDL - Analysis and Modeling of Digital Systems", McGraw-Hill ;
P. Ashenden, "The designer´s Guide to VHDL", Morgan Kaufmann;
J. Reichardt, B. Schwarz, "VHDL-Synthese", Oldenbourg
P. Ashenden, "The designer´s Guide to VHDL", Morgan Kaufmann;
J. Reichardt, B. Schwarz, "VHDL-Synthese", Oldenbourg